Google, SiFive и WD основали альянс для продвижения открытых чипов и SoC

Под крылом некоммерческой организации Linux Foundation образован новый проект CHIPS Alliance (Common Hardware for Interfaces, Processors and Systems), нацеленный на продвижение открытых аппаратных систем и развитие решений на базе архитектуры RISC-V. Учредителями проекта выступили компании Google, SiFive, Western Digital и Esperanto Technologies.

CHIPS Alliance позиционируется как нейтральная и независимая площадка, на которой различные производители оборудования могут совместно развивать проекты по созданию готовых реализаций открытых CPU и одночиповых систем (SoC), использующих архитектуру RISC-V. Если организация RISC-V Foundation занимается только архитектурой набора команд, но не касается конкретных реализаций, то задачей CHIPS Alliance является подготовка стандартного открытого дизайна чипов для мобильных устройств, вычислительных систем, потребительской электроники и интернета вещей.

В качестве своего начального вклада учредители CHIPS Alliance передали для совместной разработки следующие проекты:

  • SweRV Core — 32-разрядный RISC-V процессор, разработанный компанией Western Digital. Чип работает на частоте 1.8 GHz, построен на архитектуре с 8-уровневыми двухмагистральными конвейерами (2-way superscalar) и рассчитан на производство по техпроцессу 28 нм CMOS. Cхемы, документация, CAD-модели, дизайн чипа, микрокод и полная реализация на языке Verilog открыты под лицензией Apache 2.0;
  • OmniXtend — сетевой протокол, обеспечивающий когерентность кэша при передаче данных поверх Ethernet. OmniXtend позволяет обмениваться сообщениями напрямую с кэшем процессора и может применяться для подключения различных ускорителей, хранилищ, устройств памяти (NVDIMM) и сетевых интерфейсов к SoC, а также для создания систем с несколькими чипами RISC-V. Проект передан компанией Western Digital;
  • Компания Google передала реализацию универсальной методологии верификации (UVM) для стресс-тестирования вычислительных элементов RISC-V и инструментов для проектирования. В частности, речь ведётся о настраиваемом генераторе потоков инструкций, которые могут применяться для выявления недоработок и узких мест на уровне архитектуры и микроархитектуры;
  • Компания SiFive, основанная создателями RISC-V и подготовившая первый прототип процессора на базе RISC-V, а также совместно с UC Berkeley создавшая новый язык описания оборудования Chisel, передаст проекту генератор RocketChip SoC, начальную версию когерентного интерфейса TileLink для связывания компонентов SoC и фреймворк Diplomacy. В рамках совместного проекта компания SiFive также продолжит развитие языка Chisel и промежуточного представления FIRRTL.

Напомним, что RISC-V предоставляет открытую и гибкую систему машинных инструкций, позволяющую создавать микропроцессоры для произвольных областей применения, не требуя при этом отчислений и не налагая условий на использование. RISC-V позволяет создавать полностью открытые SoC и процессоры. В настоящее время на базе спецификации RISC-V разными компаниями и сообществами под различными свободными лицензиями (BSD, MIT, Apache 2.0) развивается 21 вариант ядер микропроцессоров, десять SoC и шесть уже доступных в продаже чипов (SiFive FE310-G000, SiFive Freedom U540, GreenWaves GAP 8, Kendryte K210, NXP RV32M1 и RavenRV32). Поддержка RISC-V присутствует начиная с выпусков Glibc 2.27, binutils 2.30, gcc 7 и ядра Linux 4.15.

Источник.

Добавить комментарий

Ваш e-mail не будет опубликован. Обязательные поля помечены *

Этот сайт использует Akismet для борьбы со спамом. Узнайте как обрабатываются ваши данные комментариев.